新思科技推出业界物理感知RTL设计系统,芯片设计周期减半

2020-05-06 17:35   299次浏览

新思科技(Synopsys)近日宣布推出创新产品RTL Architect™,该产品可将设计周期在RTL中向左推移(shift left)有助于加快设计收敛周期。RTL Architect是业界物理感知RTL设计系统,可将芯片设计周期减半,并提供卓越的结果质量(QoR)。

● RTL Architect是业界物理感知RTL分析、优化和signoff系统,该系统基于快速多维预测引擎上,用于实现卓越的RTL设计交付● 统一的Fusion数据模型提供前所未有的容量和可扩展性,以支持全芯片层次化的RTL设计流程

● RTL Architect采用新思科技实现和signoff解决方案构建相关结果

● 新思科技和Arm就RTL Architect展开合作以加快下一代Arm核开发

RTL团队日益面临快速探索特定领域RTL架构来提高功耗、性能和面积(PPA),以满足人工智能和汽车应用等新的垂直市场的要求。现有的用于估计RTL质量的点工具解决方案由于下游实施的准确性较差而受到严重限制。早期设计周期的不准确性导致下游实现工具需要相互弥补,通常需要返回并进行RTL更改来实现PPA目标。RTL Architect基于Fusion Design Platform实现环境的快速多目标预测引擎来应对这些挑战,从而准确预测下游实施的PPA。RTL Architect使RTL开发者能够查明源代码中的瓶颈,从而提高RTL质量。

EDA共享研发数字设计部门技术总监瑞萨电子株式会社Hideyuki Okabe:“瑞萨的汽车片上系统具有一定的复杂性,需要通过架构调整来实现的QoR,从而在目标市场中脱颖而出。RTL Architect能够在RTL阶段快速探索和验证各种架构,帮助瑞萨在确定架构的同时不必担心后期突发状况。”

中央工程组CPU工程副总裁Arm Jeff Kehl:“与新思科技就RTL Architect产品展开合作,有助于更进一步加快新一代Arm®处理器芯核的RTL开发周期。先进芯核设计方法采用RTL Architect技术将助力Arm开发更好的CPU,以满足Arm与新思科技共同客户的新功耗和性能要求。”

RTL Architect系统建立在统一的数据模型上,该模型提供数十亿的门极(gate level)容量和全面的层次化设计能力以适应先进工艺技术下不断扩大的设计和系统区块尺寸。RTL Architect系统采用新思科技实现和signoff解决方案,在设计周期早期提供准确的结果,并按构造进行关联。

RTL Architect采用快速多维实现预测引擎,通过该引擎RTL设计人员能够预测RTL更改对功耗、性能、面积以及堵塞带来的影响。该产品直接与新思科技PrimePowersignoff功耗分析引擎相接合,可进行准确的RTL功率估算和优化,以实现节能设计。RTL Architect提供统一的工作流环境,以简易性方式来无缝分析关键PPA质量指标。现有门级PrimePower用户也可使用PrimePower RTL功耗预估功能,为signoff功耗分析流程提供一致的RTL。

芯片设计事业部设计高级副总裁新思科技Shankar Krishnamoorthy:“达到设计PPA,实现快速的RTL调整迭代和快速的架构探索,对新思科技转向更小技术节点至关重要。在设计初期创造出质量的RTL,对于实现QoR和最快的结果时间也尤为关键。RTL Architect旨在帮助开发者交付卓越的RTL设计,以缩短设计收敛周期并实现PPA。”

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